数据，从而实行数据的精确收罗和统治。紧密体例联想师面临越来越大的压力，必要找到改进的办法，发展本能、消极功耗，同时还要在小型电途板上容纳更高的电路密度。本文旨在咨询周至数据采集标记链设计中际遇的常见难点，筹议怎么控制新一代16位/18位、2 MSPS、周到逐次切近

　　AD4000/AD4003（16位/18位）ADC基于ADI的高等能力想象而成，集成了多种简捷易用的特性，具有多种体系级优势，有助于颓丧暗记链功耗，低重暗记链搀和性，进取通谈密度，同时还能提高机能水准。本文将核心研讨数据收集子系统本能和想象离间，阐明该ADC系列如何在多个终局墟市形成独揽级效率。

　　图1发现了在构筑慎密数据收罗编制时摆布的类型暗号链。恳求稹密数据征求系统的专揽（如自愿化试验修设、呆板主动化、产业和调养仪器风仪）显示出平素被感觉在技巧上相冲突的拉拢趋势。例如，系统遐想师被迫在职能上妥协，以支持匆匆的体例功率预算，或许在电途板上保留较小的面积以实行高通谈密度。这些详尽数据网罗标识链的体例着想师在多个方面面临着说合的离间：驱动SAR ADC输入；维护ADC输入以使其免受过压工作感化；用单电源降低体例功耗；用低功耗微运用器和/或数字分开器完毕更高的系统模糊量等。

　　受开合电容输入圈套效用，高分辩率详尽SAR ADC的驱动不断是个毒手的标题。体例遐想师需要亲切闭注ADC驱动器数据手册，了解噪声、失真、输入/输出电压上裕量/下裕量、带宽和筑造时光等伎俩规格。广泛地，选择的高快ADC驱动器必要齐全宽带宽、低噪声和高功率等特质，以便在可用搜集年光内开发SAR ADC输入的开闭电容反冲。这项条件会大幅削减用于驱动ADC的可用扩大器选拔，不得不在性能/功率/面积方面实行大幅和解。其它，采用一款美观的RC滤波器置于驱动器与ADC输入之间，这项要求又对扩张器选拔和职能构成了进一步的边界。ADC驱动器输出与SAR ADC输入之间必要用RC滤波器来限制宽带噪声，缩减电荷反冲的功用。广大状况下，编制遐想师必要消磨洪量时光去评估暗号链，保障所选ADC驱动器和RC滤波器能确凿驱动ADC，以实行所需机能。

　　在功耗敏感型安排（如电池供电仪器风韵）中，平素必要用低压单电源来运行体系。这即使较大范畴地降低了电路的功耗，但却给扩充器前端带来了上裕量和下裕量题目。这意味着，也许无法操纵ADC输入的一律界线，来因驱动扩张器无法不休驱动到地，也无法不绝驱动到ADC输入规模的上限，效果会下降全盘编制的本能。这种景况不妨通过发展电源电压来弥补，但其代价是会填充功耗，惟恐酿成系统的消息畛域性能下降。

　　大都ADC效仿输入（IN+和IN−）除ESD保卫二极管之外没有过压维护电路。在增加器电轨大于VREF且小于地的摆布中，输出有惟恐特别器件的输入电压范围。在过压事情中，两个持续REF的师法输入（IN+或IN−）引脚之间的ESD维护二极管正向偏置接续REF的输入引脚并使其短路，有也许使基准电压源过载，导致器件损毁，生怕干扰在多个ADC之间共用的基准电压源。结果就须要为ADC输入增加肖特基二极管一类的维护电讲，提防过压条款损害ADC。痛苦的是，肖特基二极管可能会因泄电流而补充失真及其他污点。

　　详尽驾驭在不竭ADC的管理器方面有着分辨的必要。出于升平计议，有些独霸须要驾御电气离隔机制，并在ADC与管束器之间独揽数字离隔器来告竣这个目标。这种措置器采用和隔绝须要对用于连续ADC的数字接口的恶果发作了限度。广博地，低端处分器/FPGA或低功耗微安排器都据有较低的串行时钟速率。这害怕导致ADC的恍惚量低于预期，原故在输出转变成效之前生计较长的ADC改良延时。数字分开器也害怕限度在隔离栅上能够完毕的最大串行时钟快率，原故隔开器中的传播迟延会界限ADC含混量。在这些境况下，最好控制既可告终更高恍惚速率，又无需大幅填补串行时钟速率的ADC。

　　AD4000/AD4003系列是基于SAR架构的速疾、低功耗、单电源、16位/18位仔细ADC，将高本能与简略易用的性情独卓殊连合在总共，可以下降体系混杂性，简化信号链BOM，并大幅退缩上市韶光（见图2）。借助该系列，联想师也许照料详细数据网罗系统的体系级技能寻衅，并且无需做出沉大谐和。例如，留给用户更长的收集光阴、高输入阻抗(Z)模式和跨度减弱模式等脾气在AD4000/AD4003 ADC系列中的联关大概裁减与ADC驱动器级想象相干的挑战，加添ADC驱动器拔取的聪颖性。如此就能够下降体例总功耗，提高密度，屈曲客户遐想周期。经验SPI接口写入配置存放器，或许使能/禁用大都简洁易用的特性。仔细，AD4000/AD4003 ADC系列与10引脚AD798x/AD769x ADC系列引脚兼容。

　　AD4000/AD4003 ADC据有更短的更动时间290 ns，ADC会在当前厘革历程收场前100 ns返回征采阶段。SAR ADC周期时间由变革阶段和搜罗阶段构成。在蜕变阶段，ADC与ADC输入断开，以实施SAR改良。输入在搜求阶段从新陆续，ADC驱动器一定不才一个更动阶段开始之前将输入修立至精准的电压。较长的搜罗阶段也许降低对驱动扩大器的筑造央求，而且首肯较低的RC滤波器松手频率，这意味着或许左右噪声较高且/或功率/带宽较低的扩大器。恐怕在RC滤波器中掌握较大的R值和较小的对应C值，减少放大器稳固性题目，同时也不会大幅作用失真性能。较大的R值有助于在过压条目下保卫ADC输入；同时还能下降扩张器中的消息功耗。

　　为了达到高辨认率细密SAR ADC数据手册中列示的优质机能，体例着想师平素不得不使用专用的高功率、高速扩充器来驱动其周详把握中的传统型开关电容SAR ADC输入。这是在严谨数据收集暗记链联想中屡次曰镪的难点之一。高Z模式的优势在于，能在慢快(

　　AD4000/AD4003 ADC集成了一个高Z模式，在收集脱手时，大概在电容DAC切换回输文雅裁减非线性电荷反冲。在使能高Z模式时，电容DAC在改良收场时充电，以维持上次采样的电压。这一经过可能减少厘革进程的任何非线性电荷效应，该效应会影响到下次采样前在ADC输入端征采的电压。

　　图3所示为AD4000/AD4003 ADC在高Z模式使能/禁用时的输入电流。低输入电流使ADC比市场上现有的传统SAR ADC更易驱动，即便是在高Z模式禁用的景况下。假设将图3中高Z模式禁用时的输入电流与上一代AD7982 ADC的输入电流进行比拟，则会显现，AD4003依然将1 MSPS条件下的输入电流低重了4倍。高Z模式使能时，输入电流进一步降至次微安级。在输入频率卓绝100 kHz时，只怕在多讲复用输漂后，应禁用高Z模式。

　　借助AD4000/AD4003 ADC颓丧的输入电流，就能以比守旧SAR高得多的源阻抗来驱动。这意味着，RC滤波器中的电阻值可以比传统SAR想象大10倍。

　　图3. 在高Z使能/禁用条目下的AD4003 ADC输入电流与输入差分电压

　　如图4所示，AD4000/AD4003 ADC许可用带较低停止频率的RC滤波器的多种低功率/带宽周详夸大器来驱动ADC，排除了把握专用高快ADC驱动器的须要性，况且或许降低精密低带宽掌管（标识带宽

　　在使能高Z时，ADC泯灭约2 mW/MSPS的特殊功耗，但这依旧彰着低于专揽ADA4807-1 一类的专用ADC驱动器时的功耗，从而能够朴实PCB电路板面积和物料本钱。对付大都体例，前端一贯会鸿沟标记链可以完成的一切调换/直流职能。从图5和图6所选的精细增添器数据手册中可能看出，紧密扩充器本身的噪声和失真机能在某个输入频率下主导着SNR和THD规格。然而，带高Z模式的AD4003 ADC或许极大地增添驱动器夸大器的拔取，囊括暗记疗养级中运用的精细扩大器，同时还可进取RC滤波器采取的智慧性。譬喻，当AD4003 ADC的高Z使能并合营 ADA4084-2 驱动器增加器操纵一个4.42 MHz宽带输入滤波器时，SNR机能约为95 dB。倘若用498 kHz滤波器对ADC驱动器噪声进行强力滤波，SNR可扶助3 dB，至98 dB。AD7982 ADC在较低RC罢手频率下的SNR职能消重是因由该ADC输入未在较短的搜集时间内消灭反冲。

　　图7(a)表白，体例设想师不妨使勤奋率低2.5倍的ADC驱动器ADA4077（比较ADA4807），在高Z模式禁用时，AD4003 ADC依旧能博得约97 dB的SINAD（比AD7982 ADC高3 dB）。纵然RC带宽增添至2.9MHz，ADA4077扩张器也无法直接驱动AD7982 ADC并取得优质机能。假设用较低的RC带宽住手频率强力滤波，驱动器无法在可用采集韶光内袪除ADC反冲，ADC SINAD本能是以颓丧。在禁用或使能高Z模式时，AD4003 ADC的开闭电容反冲大幅削减，在1 MSPS时的收罗光阴长2.5倍，以是，其SINAD机能照样大幅优于AD7982 ADC。

　　在使能高Z模式时，在较低RC滤波器甩手频率下运用两个ADC驱动器，AD4003 ADC的SINAD机能较好，这有助于在目标标记宽带较低时，消除更多来自上游标识链组件的宽带噪声。在不使能高Z模式时，RC滤波器停止频率与SINAD本能之前生计折衷。

　　AD4000/AD4003 ADC集成了一个跨度压缩模式，对仅用一个单电源为SAR ADC驱动器供电的系统非常有用。该模式可能解除ADC驱动器对负电源的请求，同时还能撑持ADC的全分辩率，裁减功耗，颓唐电源着想搀杂水准。如图8所示，ADC可推广数字缩放机能，映照从0 V至0.1 V × VREF的零电平代码，以及从VREF至0.9 × VREF的满量程代码。在减小的输入鸿沟内，AD4000/AD4003 ADC的SNR约为1.9dB (20*log(4/5))。举例来叙，对于采用5 V单电源且模范基准电压为4.096 V的子编制，满量程输入领域为0.41 V至3.69 V，为驱动增添器供给了敷裕的裕量。

　　在扩大器电轨大于VREF且小于地电压的专揽中，输出不妨突出器件的输入电压边界。当正输入卓越鸿沟时，电流始末D1流入REF（见图9），对基准电压源出现骚扰。以致加倍糟糕的是，或许将基准电压源拉高至所有最大基准值的水准，是以或者伤害器件。

　　当因袭输入杰出基准电压~400 mV时，AD4000/AD4003 ADC的里面箝位电路将开启，电流将始末箝位流入地，防止输入进一步普及而惧怕妨害器件。

　　如图9所示，AD4000/AD4003 ADC的内里过压箝位电路有一个较大的外部电阻(REXT = 200Ω)，不妨扫除外部爱护二极管的须要性（并由此排除独特电谈板空间的需要性）。箝位在D1之前开启，其最大吸电流技术为50 mA。箝位电路通过将输入电压箝位在安逸劳动周围中来防护器件毁坏，同时防卫对基准电压源形成侵扰，这对在多个ADC之间共用基准电压源的体系来叙特别紧要。

　　AD4000/AD4003 ADC有一个灵活的数字串行接口，有七种不同的模式，并且具有存放器编程能力。其Turbo模式愿意用户在ADC仍在变更时下手输出上次改革的成就，如图10所示。短厘革韶华和Turbo模式相联络，可告竣较低的SPI时钟快率，简化隔绝管束盘算，颓唐数字隔开器的担搁央浼，加添统治器选拔，席卷低端处置器/FPGA畏惧串行时钟速率相对低的低功耗微安排器。比方，运行于1 MSPS时，AD4003 ADC恐怕支配比AD7982 ADC慢2.5倍的SPI时钟疾率（25 MHz相比于66 MHz）。用户或许写/读回寄存器位，以使能AD4000/AD4003 ADC爽快易用的脾气，或者在改动效率上附加一个6位的形式字，完成诊断和存放器读回。串行接口规格所有支撑低至1.8 V的逻辑电平，也许在这些条款下竣工2 MSPS全快模糊量。使能Turbo模式时，要在2 MSPS条件下运行AD4003 ADC，需要的最低SCK快率为75 MHz。

　　AD4000/AD4003 ADC在每个变革阶段结束时主动合断；所以，其功耗和恍惚量呈线所示。这一个性使得该器件非常符闭低采样快率（甚至低至几赫兹）和电池供电的便携式和可穿着式体系。即使在低占空比运用中，第一个改变效率也悠久有效。

　　AD4000/AD4003 ADC系列集简捷易用的特性、高本能、小尺寸和低功耗等特点于一身，是诸多邃密使用和勘探系统专揽的理思采取，如图14所示。AD4000/AD4003 ADC或许消重勘探不决定性，提高可几次性，支持高通谈密度，并能前进自愿化实验兴办、主动化呆板掌管修设和安排成像筑设的笼统后果。这款ADC十分契合需要更高频率本能以踩缉速速瞬变和飞翔年华消息的编制，譬喻功率分析仪、质谱仪等控制。

　　借助AD4000/AD4003 ADC系列，联想师恐怕惩罚详细数据搜聚体系的系统级才干挑战，无需做出弘大妥洽，还能屈曲整体系统的设想时间。AD4000/AD4003 ADC的高本能也许进取测量精度，其小尺寸和低系统级散热则可完成更高的密度。

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　　【华文】小行星Bennu在22世纪后有撞击地球的风险，我何如更切确的预计其轨谈